英特尔为追赶台积电三星被曝拟推 14A“魔改”工艺 14A2，引入“双面供电”技术应对 21nm M0 互连挑战

IT之家 7 月 7 日消息，Wccftech 及韩国媒体 ETNews 昨日报道称，英特尔正在评估为下一代 14A 工艺推出特殊的“魔改”工艺 14A2 并进行架构调整。英特尔正考虑在原定背部供电（BSPDN，Backside Power Delivery）的基础上，同时保留部分前部供电，形成前后双侧供电（Dual Side）方案，以应对更先进制程下互连尺寸进一步缩小带来的技术挑战。报道称，英特尔原计划在 14A 工艺中采用名为 PowerDirect 的背部供电技术，将供电网络转移至晶圆背面，为晶体管所在的正面释放更多布线空间，从而提升晶体管密度、降低电压损耗，并改善芯片性能。在作为半节点升级版本的 14A2 工艺上，英特尔计划进一步缩小最低金属互连层（M0）间距，从 14A 的约 28nm 压缩至约 21nm，以提升晶体管密度，并提高 High-NA EUV 光刻设备的经济性。随着 M0 间距缩小至约 21nm，其互连线宽进一步降低，金属导线电阻随之明显增加。原本为背部供电设计的纳米级硅通孔（nTSV）在这种尺寸下可能难以满足晶体管所需的电流密度，导致供电网络出现更明显的电压降（IR Drop）问题。因此，英特尔正在研究保留背部供电作为主要供电网络，同时重新利用部分前部金属布线承担辅助供电及部分时钟信号传输，以缓解供电压力。虽然这种方案会增加布线复杂度，但有望在更先进制程节点下平衡晶体管密度、供电能力与制造可行性。IT之家曾报道，英特尔此前公布的 14A 工艺将较 18A 实现约 1.3 倍的晶体管密度提升，希望借此与台积电 N2、未来的 A14，以及三星 SF2Z 等先进工艺展开竞争。不过，随着工艺持续微缩，光刻随机缺陷、互连电阻以及供电网络设计等问题均变得更加突出，使得原有架构需要进行重新评估。按照目前披露的路线图，英特尔计划于 2026 年 10 月向外部客户提供 14A 工艺 0.9 版本工艺设计套件（PDK），随后争取在未来约 18 个月内获得大型无晶圆厂芯片设计企业的订单，并预计于 2028 年启动 14A 风险试产、2029 年进入量产阶段。与此同时，台积电预计届时已开始推出基于 A14 工艺的产品，三星则计划在 2027 年实现采用背部供电技术的 SF2Z 工艺商用。ETNews 援引业内人士的话指出，三星此前已在 3nm 节点导入 GAA 环绕栅极晶体管架构，因此后续演进至新一代工艺时面临的技术风险相对较低；而英特尔则需要在更短时间内持续推进 GAA 与背部供电等多项关键技术，因此先进工艺研发仍面临较大挑战。相关阅读：《英特尔 18A 制程实测：M0 间距 36nm、GAA 间距 76nm，Power Via 仅用于逻辑芯片》《英特尔风险试产 18A-P 工艺：同性能功耗降低 18%、同功耗性能提升 9%》《郭明錤：苹果正基于 Intel 18A-P 工艺开发 A/M 系列处理器，培养新供应商以对冲台积电风险》