AI 内存 V-Die 方案亮相：侧立放置 DRAM 吞吐 540 tokens/s，较 HBM4 高 82.43%

IT之家 7 月 11 日消息，科技媒体 Tom's Hardware 昨日（7 月 10 日）发布博文，报道称在 6 月召开的 IEEE / JSAP 超大规模集成电路技术研讨会上，针对 AI 加速器的内存散热与带宽瓶颈，研究团队提出 V-Die 与 MOSAIC 两种 HBM 集成方案。IT之家注：高带宽内存（HBM）是面向高性能计算与 AI 加速器的近封装内存技术，通过多层 DRAM 堆叠，并借助超宽总线与处理器近距离互连，以较短数据路径提供极高带宽。典型应用包括 GPU、AI 训练与推理加速器、超级计算节点等高吞吐场景。图源：AMD为了缓解 AI 加速器 HBM 内存散热与带宽瓶颈，韩国蔚山国立科学技术院（UNIST）研究人员提出 V-Die 解决方案，而日本东京大学牵头团队提出 MOSAIC 两种解决方案。两者共同思路是将 DRAM 芯片由传统向上堆叠，改为侧立放置，以缓解更高堆叠带来的散热压力。V-Die 竖直放置 DRAM Die 芯片，取消 TSV（硅通孔），改用每片裸片底边 I/O 连接，并在相邻裸片间加入液冷通道。研究团队称，在与 HBM4 等容量对比下，V-Die 在 GPT-3 规模工作负载中达到 540 tokens/s，而 HBM4 为 296 tokens/s，前者高出 82.43%。V-Die 底边连接间距为 20 微米，连接数量可达 HBM4 的 4 倍，内存读取时间下降 37%。在一组与 H100 级硬件匹配的 16 层堆叠仿真中，该方案将首 Token 时延降低 32%，约 24 毫秒。散热方面，团队称微流体冷却可将堆叠温度维持在约 45°C，低于高密度 HBM 系统常见的 80°C 以上区间。MOSAIC 方案由东京大学牵头团队提出，重点在于提升侧立堆叠的可制造性。该方案采用正交裸片堆叠与无接触裸片互连，用微型感应线圈替代严格对准的金属信号接触。研究人员称，该原型接口速率最高达 4 Gbps / 通道，并可在 DRAM-on-GPU 结构中实现 HBM4 级容量的 2 倍。另一组相关的 bump-MOSAIC 硬件演示在 ECTC 会议披露，采用 100 微米间距微凸点，X 射线 CT 验证堆叠对准误差控制在 6 微米以内。研究团队称，该配置热导率达到传统堆叠的 3 倍，并可额外增加最高 30% 内存容量。