从 GAA 到 3D 堆叠式 FET：三星展示业界最小 42nm 栅距 3D 堆叠晶体管，理论密度翻倍

IT之家 6 月 17 日消息，三星电子今日宣布，在 6 月 14 日至 18 日举行的 2026 年 VLSI 技术研讨会上，三星半导体研发中心逻辑技术开发团队首次展示了业界首个栅极间距达到 42nm 的 3D 堆叠场效应晶体管架构。据介绍，该研究论文从超过 1000 篇投稿中脱颖而出，以 8.29 分（IT之家注：满分 10 分）的最高评审分数荣获最佳论文奖，并被选为本届大会技术亮点。▲ 平面 n 型 / p 型晶体管布局与垂直堆叠晶体管布局的比较研究团队表示，随着逻辑芯片对单位面积内晶体管密度的需求不断提高，传统二维平面布局正面临物理极限。在现有逻辑芯片中，n 型和 p 型晶体管通常并排放置于同一平面，而这一新技术则将两者改为上下垂直堆叠，在相同面积内集成更多晶体管。团队认为，继闪存领域的 V-NAND 和 DRAM 领域的 HBM 通过垂直集成突破密度限制之后，将这一思路扩展到逻辑器件是技术演进的自然方向，有望在相同芯片面积内实现晶体管密度翻倍。▲ 三星半导体研发中心团队三星逻辑技术开发团队负责人 Youngchai Jung 对此表示：“如果存储芯片像快餐，那么逻辑芯片就像精致宴席。逻辑客户需要高度定制化的解决方案，而当前最大的需求之一就是增加单位面积内的晶体管数量。但问题在于，当晶体管靠得太近时，绝缘层会变薄，直至无法阻挡电流，导致芯片失效。垂直集成则消除了这种水平绝缘瓶颈。我们并没有将两个器件并排放置，而是将它们堆叠起来。这就好比用多层的公寓楼取代密集的独栋住宅区，从而更高效地利用有限的面积。”▲ 晶体管架构的演变：Planar FET → FinFET → GAA → 3D Stacked FET如图所示，GAA 等 2D 架构的方式在于横向扩展，而 3D 晶体管则向上堆叠，其核心目标是在不增加芯片面积的情况下提升晶体管密度。三星此次成功突破 2/2 堆叠结构，首次在上下两层晶体管中均采用三层纳米片沟道堆叠（即 3/3 堆叠），同时首次采用了一种名为 RBC（RX 限定接触）的直接垂直“I”形互连，取代传统的“C”形环绕接触，用于连接上下晶体管。三星利用先进外延生长工艺形成高质量且均匀的硅晶体通道，并开发了中层介质隔离（MDI）层实现上下晶体管之间的电气隔离。团队认为，这些技术共同解决了垂直堆叠结构中的电流通道、晶体质量和器件隔离等关键挑战。▲ 三维堆叠式 FET 结构的横截面视图逻辑技术开发团队专家 WookHyun Kwon 解释说：“栅距指相邻晶体管栅极的中心距。此前业界已公开的最小栅距为 48nm。我们此次展示的 42nm 是业内实际制造晶体管结构中的最小纪录。”相比传统采用“C”字形绕接方式的接触结构，RBC 需要在更深、更窄的空间中完成刻蚀与填充工艺，因此制造难度显著增加。Donghoon Hwang 解释称：“在垂直堆叠结构中，深宽比急剧增大。想象一下试图在两座摩天大楼之间挖掘一条狭窄的缝隙。在此之上，还要用介质或金属填充这个又窄又深的沟槽，且不留任何空隙，这极其困难。传统方法将连接线路以‘C’字形横向布线，而我们全新的 RBC 方式像 I 形直接垂直贯穿，需要向下蚀刻三倍的深度，工艺复杂度完全不在一个量级。”▲ 晶体层均匀性比较据介绍，为了赶在 2026 年 VLSI 研讨会投稿截止前完成 RBC 工艺开发，三星团队必须在 2025 年 10 月前达成目标，而这个月正好包含韩国中秋假期（可连休多达十天）。为此，团队成员自愿放弃休假，制定排班表以确保研发不中断，团队中的一位新婚工程师甚至调整了拜访公婆的计划来突破关键问题。Youngchai Jung 回忆道：“有一次我们尝试了一种使用新硬掩模材料的新工艺，但晶圆实际测试结果并不理想，我们必须当场彻底转变策略。经过四轮实验，我们最终确定了最佳工艺。我们工艺工程师此前在闪存和 DRAM 垂直微缩方面积累的集体经验成为了基础。这是‘One Team’精神克服危机的决定性时刻。”▲ 三维堆叠式 FET 结构的横截面视图对于 AI 和 HPC 等功耗与性能敏感的领域，该技术可能带来阶跃式提升。Donghoon Hwang 指出：“功耗效率受给定面积内可集成晶体管数量的强烈影响。采用垂直堆叠架构后，单位面积晶体管数量可翻倍，从而理论上可将功耗效率提升至 2 倍。传统工艺每代节点的微缩通常可带来约 15% 的性能提升，而 3D 堆叠能瞬间将晶体管密度加倍，因此理论上可提供高达 2 倍的晶体管密度提升。我们确信，对于需要逻辑芯片在更小面积内以更低功耗处理更重计算负载的 AI 客户来说，这正是理想的架构。”WookHyun Kwon 总结称：“我们证明了可以制造出业界最小栅距的晶体管结构，并首次将其垂直堆叠。除了尺寸，我们还成功实现了上下器件均为世界一流的三层纳米片沟道堆叠，并首次引入通过 RBC 实现的直接垂直连接。正是这些技术成就的结合赢得了认可。”Youngchai Jung 则用一句话概括：“这项研究的本质是通过垂直集成克服水平器件架构的缩放限制。在以往放置一个晶体管的占地空间内堆叠两个晶体管，我们展示了能在相同面积内提供两倍晶体管密度的结构。这是一项值得密切关注的创新。”▲ 3D 堆叠式 FET 晶圆横截面（TEM）下一步，团队将从“构建单元”迈向功能电路验证。WookHyun Kwon 解释说：“我们已经成功制造了‘砖块’。现在我们需要加上柱子和框架来建造功能齐全的房屋。下一步是构建‘环形振荡器’—— 用于验证运行完整性的测试电路，以及‘SRAM’模块 —— 一种高速临时存储电路。这些结构将使我们能验证电信号是否正确流动、逻辑操作是否保持稳定、数据能否可靠地存储和读取。通过成功演示这些电路级构建模块，我们将朝着实际芯片生产迈出下一步。”▲ 3D 堆叠式场效应晶体管的电流控制特性三星电子在同步发布的技术博客中进一步指出，3D 堆叠 FET 并非对全环绕栅极（GAA）技术的替代，而是其向第三维度的演进。GAA 架构的多层纳米片沟道为垂直堆叠提供了基础。实现 3D 堆叠 FET 需克服三大挑战：确保充足的电流导通路径、均匀高质地形成多层沟道，以及精确隔离上下晶体管。三星强调，成功展示 42nm 栅极间距的 3D 堆叠 FET，证明了该技术正成为迈向下一代逻辑器件的实用路径。从平面晶体管到 FinFET，再到 GAA，逻辑半导体创新的舞台正在向第三维度扩展。▲ 3D 堆叠 FET 的电性能变化和工艺影响 a) 源 / 漏外延对 Ioff-IDsat 特性的影响 b) 底部源 / 漏刻蚀轮廓对 Ioff-VTlin 特性的影响相关阅读：《全球首个，消息称三星电子完成 900 层超高堆叠 3D NAND 闪存原型开发》